에피택셜 레이어: 고급 반도체 장치의 기초

그림 1: 단극 장치의 도핑 농도, 층 두께 및 항복 전압 간의 상관관계를 보여줍니다.

SiC 에피택시층 준비에는 주로 증발 성장, LPE(액상 에피택시), MBE(분자선 에피택시) 및 CVD(화학 기상 증착)와 같은 기술이 포함되며, CVD는 공장에서 대량 생산을 위한 주요 방법입니다.

표 1: 주요 에피택셜 층 준비 방법에 대한 비교 개요를 제공합니다.

획기적인 접근 방식은 그림 2(b)에 설명된 것처럼 특정 경사 각도에서 축외 {0001} 기판에서의 성장을 포함합니다. 이 방법은 스텝 크기를 줄이면서 스텝 밀도를 크게 증가시키고, 주로 스텝 번칭 사이트에서 핵 생성을 촉진하여 에피택셜 층이 기판의 적층 순서를 완벽하게 복제할 수 있게 하여 다형의 공존을 제거합니다.

그림 2: 4H-SiC에서 단계 제어 에피택시의 물리적 프로세스를 보여줍니다.

그림 3: 4H-SiC의 단계 제어 에피택시에서 CVD 성장을 위한 중요한 조건을 보여줍니다.

그림 4: 4H-SiC 에피택시에 대한 다양한 실리콘 소스에서의 성장률을 비교합니다.

저전압 및 중전압 애플리케이션(예: 1200V 장치) 영역에서 SiC 에피택시 기술은 성숙한 단계에 도달하여 두께, 도핑 농도 및 결함 분포에서 상대적으로 우수한 균일성을 제공하여 저전압 및 중전압 SBD에 대한 요구 사항을 적절하게 충족합니다. , MOS, JBS 장치 및 기타.

그러나 고전압 영역은 여전히 ​​중요한 과제를 안고 있습니다. 예를 들어, 10000V 등급의 장치에는 약 100μm 두께의 에피택셜 층이 필요하지만 이러한 층은 전체 장치 성능에 대한 삼각형 결함의 해로운 영향은 말할 것도 없고 저전압 대응 장치에 비해 상당히 낮은 두께와 도핑 균일성을 나타냅니다. 양극성 장치를 선호하는 경향이 있는 고전압 응용 분야에서는 소수 캐리어 수명에 대한 엄격한 요구 사항이 있으므로 이 매개변수를 향상하려면 공정 최적화가 필요합니다.

현재 시장은 4인치와 6인치 SiC 에피택셜 웨이퍼가 장악하고 있으며, 대구경 SiC 에피택셜 웨이퍼의 비중이 점차 증가하고 있다. SiC 에피택셜 웨이퍼의 크기는 기본적으로 SiC 기판의 크기에 따라 결정됩니다. 현재 6인치 SiC 기판이 상용화되면서 4인치에서 6인치 SiC 에피택시로의 전환이 꾸준히 진행되고 있습니다.

SiC 기판 제조 기술이 발전하고 생산 능력이 확대됨에 따라 SiC 기판 비용은 점차 감소하고 있습니다. 에피택셜 웨이퍼 원가에서 기판이 차지하는 비중이 50% 이상인 점을 감안할 때, 기판 가격 하락은 SiC 에피택시 비용 절감으로 이어져 업계의 밝은 미래를 약속할 것으로 예상된다.**