TSMC: 내년 2nm 공정 위험 시험 생산

새로 발표된 연례 보고서에서 TSMC 회장 Deyin Liu와 CEO Chieh-Jia Wei는 2nm 공정과 관련된 진행 상황을 공개했습니다.
주주들에게 보내는 편지에 따르면 그들은 작년에 기술, 특히 2nm 공정에 대한 연구 개발 노력을 증가시켰으며 기술 리더십과 차별화를 확장하기 위해 R&D에 54억 7000만 달러를 지출했습니다.
2nm 공정의 경우 TSMC는 성능과 에너지 효율이 향상된 나노시트 트랜지스터 구조를 사용할 것입니다. N3E 공정과 비교하여 2nm 공정은 동일한 전력 소비에서 속도를 10%-15% 증가시키거나 동일한 속도에서 전력 소비를 25%-30% 줄여 에너지 효율적인 컴퓨팅에 대한 증가하는 수요를 충족합니다.
현재 2나노 공정 개발은 2024년 파일럿 양산, 2025년 양산으로 계획대로 진행되고 있다.